“歪歪小栈”通过精心收集，向本站投稿了8篇一种专用高速硬盘存储设备的设计与实现，下面是小编整理后的一种专用高速硬盘存储设备的设计与实现，欢迎阅读分享，希望对大家有所帮助。
- 目录
篇1：一种专用高速硬盘存储设备的设计与实现
一种专用高速硬盘存储设备的设计与实现
摘要：介绍一种专用高速硬盘存储设备，可以脱离微机平台实现将高速数据送入SCSI硬盘。给出了该设备的系统结构和硬件设计方法。关键词：SCSISCSI协议控制器高速数据存储
在高速数据采集存储系统中，数据存储是一项关键技术。通常的做法是把数据存入大容量存储器中，采集结束后再进行数据处理和保存。这种方法。持续采集时间受存储器容量的限制，在许多场合可能无法满足要求；而存储器容量的增加，其价格也会成倍增长。因此，从存储容量、读写速度和单位成本等方面综合考虑，采用高速硬盘直接数据存储是很有优势的。
对于硬盘而言，在持续高速数据存储中，关键是它的持续数据传输速率（sustainedtransferrate）能否满足要求。目前，15000r/min的小型计算机系统接口SCSI（SmallComputerSystemInterface）硬盘，总线数据传输速率为80～320MB/s，持续数据传输速率大于40MB/s。而PC机普遍配置的IDE硬盘，虽然它的总线数据传输速率可以达到33～100MB/s，但持续数据传输速率只有15MB/s左右，性能低于SCSI硬盘。
本文设计了一种专用高速硬盘存储设备，它脱离微机平台实时将高速数据送入SCSI硬盘，持续存储速率可达35MB/s（使用Seagate公司生产的ST336752LW型硬盘）。
1SCSI总线及硬盘
SCSI是美国ANSI9.2委员会定义的计算机和外设之间的接口标准，最初是以磁盘存储设备为主，但由于它的灵活性、设备独立等特点，使之不仅在磁带设备、打印设备、光盘驱动设备等外设中得到普遍应用，也在许多I/O设备和计算机网络、计算机工业控制等领域不断发展。随着外设速率的不断提高，SCSI的性能几乎每5年提高一倍，目前Ultra320SCSI总线数据传输速率可达320MB/s。
SCSI是设备无关的输入输出总线，可以挂接多达8个以上的设备。对于SCSI总线上的设备，如果是任务的触发者，则称为启动设备；如果是任务的执行者，则称为目标设备。通常启动设备先选择一个目标设备，继而由目标设备决定继续控制总线或释放总线，直到完成任务。本文的专用高速硬盘存储设备采用单启动、单目标结构。
SCSI硬盘在标识硬盘扇区时使用了线性的概念，即硬盘只有顺序的第1扇区、第2扇区…第n扇区，不像IDE硬盘的“柱面/磁头/扇区”三维格式。这种线性编排方式访问延时最小，可加快硬盘存取速率，尤其在持续大容量数据存储时，所显现的优势较明显。目前，操作系统内部也使用线性编号的扇区，其目的是加快介质存取速度，加大介质访问容量。
综上所述，该专用高速硬盘存储设备使用SCSI总线不仅数据传输速率高，而且在需要时可以增加设备中的硬盘数量来扩展存储空量，甚至可以把硬盘替换为其它SCSI存储设备。
2系统结构设计
为了实现SCSI协议和硬盘存储，一般需要有微处理器、DMA控制器、SCSI协议控制器、数据缓存器等硬件支持和相应的软件控制模块。
・微处理器用来控制设备中各部件的工作，实现设备本身的特定功能。该专用高速硬盘存储设备实现数据的持续高速存储，要求处理数据的速度高。通常这些需要传输和处理大量数据的设备均选用数字信号处理器DSP作为微处理器。同时，SCSI协议中许多复杂的控制功能也需要这个微处理器来实现。
・传送大量数据大多会采用直接存储器访问DMA（DirectMemoryAccess）方式，因此需要独立的DMA控制器或选用内置DMA控制器的微处理器。出于简化电路和提高速率的考虑，该设备采用复杂可编程逻辑器件CPLD构造了一个独立的DMA控制器。
・要实现SCSI协议需要有SCSI协议控制器。DSP中通常不会集成SCSI协议控制器，因此一般情况下，需要选择通用的SCSI协议控制器，辅助DSP实现SCSI协议和通信。
・在设备的输入接口部分，需要有数据缓存单元。普通的存储器在写入的同时不能读取；采用双口随机存储器RAM虽然可以解决并发访问的问题，但它必需的'双边地址译码又是不可忽视的问题。对于单纯的数据存储设备，不需要对数据做压缩、信号分析等预处理工作，缓存单元在结构上相当于先进先出（FirstInFirstOut，FIFO）队列，先到的数据先被存储。所以采用专用FIFO芯片，可以去掉复杂的缓存器译码电路，大大简化系统设计。而且，采用专用FIFO芯片，整个设备从外部数据接口看来，就是一个写不满的FIFO，也大大简化了对设备数据接口的操作。
专用高速硬盘存储设备的框图如图1所示。图1中各方框表示一个基本模块，括号中文字表示具体实现的器件，虚线左侧部分不属于设备模块。
该高速硬盘存储设备设计中向处理器选用了TI公司生产的TMS320F206，SCSI协议控制器选用了Qlogic公司生产的FAS368M，DMA控制器和其它外围逻辑转换电路选用了ALTERA公司生产的CPLD器件EPM7064。
TMS320C206是TI公司生产的CPLD器件EPM7064。
TMS320C206是TI公司生产的TMS320系列单片数字信号处理器中的一种低价格、高性能的定点DSP芯片。该芯片功耗低，处理能力强，指令周期最短为25ns，运算能力达40MIPS，片内具有32KB的闪烁存储器和4.5KB的RAM，是最早使用闪烁存储器的DSP芯片之一。由于闪烁存储器具有比ROM灵活、比RAM便宜的特点，因此使用TMS320F206不仅降低了成本、减小了体积，同时系统升级也比较方便。
FAS368M是与SCSI-3标准完全兼容的SCSI协议控制器，它支持启动设备与目标设备两种模式，同步数据传输速率为40MB/s。另外，FAS368M支持最大50MB/s的快速DMA数据传。由于采用分离的微处理器总线和DMA总线结构，因此能以较高速率产生响应而不会造成瓶颈效应。
3硬件电路及功能描述
TMS320F206、FAS368M、EMP7064和IDT7208之间的具体连接线路如图2所示。
3.1FAS368M的信号及内部寄存器说明
图2中FAS368M的主要信号和控制逻辑如下：
・ACK、ATM、BSY、CD、IO、MSG、REQ、RST、SD0～15、SDP0～1、SEL及其差分信号，都是FAS368M与SCSI总线的接口信号。
・CS信号是读写FAS368M内部寄存器片选信号。
・RD、WR是FAS368M内部寄存器的读写信号。
・FAS368M的TNI端对应TMS320F206的外部中断INT1，当其有效时，表明有错误产生（如校验出错）、一个事件需要服务（如FAS368M作为目标设备被选中）或已结束某服务（如DMA结束）。
・DREQ，FAS368M使DREQ有效向DMA控制器（EPM7064）发出DMA传输请求。
・DACK，EPM7064对FAS368MDMA请求信号DREQ的响应。
・DBWR，DMA数据写信号。当DREQ和DACK信号均有效时，EPM7064控制该信号和缓存器IDT7208的RD信号，实现数据从IDT7208向FAS368M的同步快速传输。
FAS368M在TMS320F206的控制下实现所有的SCSI物理协议，包括仲裁、选择、消息、命令、数据、状态等各阶段规定的信号电平转化等。在设备中TMS320F206对FAS368M的控制是通过对其寄存器的读写来实现的。
・指令寄存器（CommandRegister），TMS320F206通过向指令寄存器写入相应指令，实现诸如FAS368M的初始化与复位、SCSI总线分配与复位、SCSI总线各阶段的迁移等所有针对FAS358M和SCSI总线的控制。
・FIFO寄存器（FIFORegister）是一个16字的FIFO寄存器，硬盘和FAS368M之间的数据都要通过FIFO寄存器。它有两方面的用途：当FAS368M通过SCSI总线向硬盘传送数据和命令时，可以先把要传送的数据和命令放在FIFO寄存器，等SCSI总线空闲，并获得总线控制权以后再开始传送；另一方面，由SCSI总线传送到FAS368M的数据，也可因为TMS320F206或DMA控制器忙而停止，数据先送到FIFO寄存器空出SCSI总线，等TMS320F206或DMA控制器空闲再从FIFO寄存器读取数据。
・传输计数寄存器（TransferCountRegister）是一个减计数器，它通常用来保存一次DMA命令所要传输数据的字节数。
・中断寄存器（InterruptRegister），FAS368M所有的信息都以中断的方式通知TMS320F206。TMS320F206通过读取中断寄存器和其他状态寄存储器判断FAS368产生中断的原因，决定下一步操作，从而实现FAS368M对TMS320F206的通信。
3.2EPM7064内部逻辑和作用
设备中的DMA控制器由CPLD器件EPM7064实现，这主要有下面几方面的考虑：
（1）设备接口缓存器采用专用FIFO芯片IDT7208，它的数据总线可以和FAS368M的DMA数据总线直接连接，不需要复杂的缓存器地址译码电路。因此，DMA控制器不需要数据与地址总线，硬件连线可以大大减少。而配合FAS368MDMA数据传输的时序，DMA控制器只需在DMA传输请求信号DREQ有效且IDT7208空信号EF无效时，使DMA传输响应信号DACK有效，随后在时钟信号CLK驱动下连续产生同步的IDT7208读信号RD和DMA写信号DBWR，实现从IDT7208到FAS368M的DMA传输；反之，则使DMA传输响应信号DACK无效，随后停止产生IDT7208读信号RD和DMA写信号DBWR，中断从IDT7208到FAS368M的DMA传输。这些时序逻辑完全可以用一片小的CPLD器件实现，因此选用EPM7064设计了该DMA控制器。
（2）FAS368M支持高达50MB/s的快速DMA传输。一般的专用DMA控制器芯片难以胜任，而且专用DMA控制器与FAS368M的连接需要一定的逻辑转换电路，外围硬件连线也较多。同时，它还必须在TMS320F206的控制下与FAS368M一起协调工作才能实现DMA传输，又增加了软件的复杂程度。
（3）使用EPM7064除了实现DMA控制器的功能外，还可以把整个设备电路中的一些译码、逻辑转换等模块一并设计进去，在很大程序上减小了设备的体积，同时也为设备的改进和升级提供了方便。
在硬件设计的基础上，DSP微处理器还需要一个软件模块负责对相关硬件控制和协调，最终实现SCSI协议、硬盘的控制和DMA传输等。对DSP微处理器的编程，需要完整掌握SCSI-3协议标准和FAS368M的命令集，工作量比较大，同时程序的优劣也关系到系统的存储速度和可靠性。由于篇幅限制，软件设计本文不再多述。
篇2：DSP与单片机的一种高速通信实现方案
DSP与单片机的一种高速通信实现方案
摘 要：介绍了一种利用双口RAM实现DSP与单片机高速数据通信的方法，给出了它们之间的接口电路以及软件实现方案。
关键词：DSP；双口RAM；接口电路；数据通信
1 引言
数字信号处理器（DSP）是一种适合于实现各种数字信号处理运算的微处理器，具有下列主要结构特点：（1）采用改进型哈佛（Harvard）结构，具有独立的程序总线和数据总线，可同时访问指令和数据空间，允许实际在程序存储器和数据存储器之间进行传输；（2）支持流水线处理，处理器对每条指令的操作分为取指、译码、执行等几个阶段，在某一时刻同时对若干条指令进行不同阶段的处理；（3）片内含有专门的硬件乘法器，使乘法可以在单周期内完成；（4）特殊的指令结构和寻址方式，满足数字信号处理FFT、卷积等运算要求；（5）快速的指令周期，能够在每秒钟内处理数以千万次乃至数亿次定点或浮点运算；（6）大多设置了单独的DMA总线及其控制器，可以在基本不影响数字信号处理速度的情况下进行高速的并行数据传送。
由一片DSP加上存储器、模/数转换单元和外设接口就可以构成一个完整的控制系统，但这种方案要达到高速实时控制是不可行的。因为一个实时控制系统一般需要完成数据采集、模/数转换、分析计算、数/模转换、实时过程控制以及显示等任务，单靠一片DSP来完成这些工作势必会大大延长系统对控制对象的控制周期，从而影响整个系统的性能。所以我们添加一个CPU，负责数据采集、模/数转换、过程控制以及人机接口等任务，使DSP专注于系统控制算法的实现，充分利用它的高速数据处理能力。从性能价格比的角度出发，这个CPU采用8位的51系列单片机。这时，两个CPU之间的数据共享就成了一个重要的问题。
采用双口RAM（简称DRAM）是解决CPU之间的数据共享的有效办法。与串行通信相比，采用双口RAM不仅数据传输速度高，而且抗干扰性能好。在笔者实验室研制的电力有源滤波器中，选用了TI公司的第三代DSP芯片TMS320C32和51系列单片机89C52作为控制系统的CPU。两个CPU之间通过双口RAM CY7C133完成数据交换。但在实际使用过程中遇到了89C52 与双口RAM总线宽度不匹配的问题，需要进行接口电路的设计。
2 双口RAM CY7C133的内部结构和功能
CY7C133是CYPRESS公司研制的高速2K×16CMOS双端口静态RAM，具有两套相互独立、完全对称的地址总线、数据总线和控制总线，采用68脚 PLCC封装形式，最大访问时间可以为25/35/55 ns。采用主从模式可以方便地将数据总线扩展成32位或更宽。各引脚的功能如表1所示，内部功能框图如图1所示。
CY7C133允许两个CPU同时读取任何存储单元（包括同时读同一地址单元），但不允许同时写或一读一写同一地址单元，否则就会发生错误。双口RAM中引入了仲裁逻辑（忙逻辑）电路来解决这个问题：当左右两端口同时写入或一读一写同一地址单元时，先稳定的地址端口通过仲裁逻辑电路优先读写，同时内部电路使另一个端口的信号有效，并在内部禁止对方访问，直到本端口操作结束。BUSY信号可以作为中断源指明本次操作非法。在主从模式中，主芯片的信号接上拉电阻作为输出，从芯片的信号作为写禁止输入。
3 DSP、单片机与双口RAM之间的接口电路
89C52的地址总线宽度为16位，数据总线为8位；TMS320C32的数据总线宽度为32位，地址总线宽度为24位。而CY7C133的数据总线宽度为16位，地址总线宽度为11位，所以TMS320C32与双口RAM的接口并无特别之处，但是89C52与双口RAM之间的接口电路中就需要对89C52进行总线扩展了。具体做法是利用锁存器74HC373的锁存功能，通过对其使能信号的控制，进行分时读写，实现数据总线的扩展，即利用锁存器作为虚拟总线。具体的读写过程、读写信号及锁存器使能信号的产生将在下面详细说明。DSP、单片机与双口RAM之间的接口电路如图2所示。
TMS320C32分配给双口RAM的地址空间为0x800000h～0x8007FFh。通过三八译码器74HC138对A20～A23和STRB进行译码，给出双口RAM的片选信号CER。89C52分配给双口RAM的地址空间为0x1000h～0x1FFFh。通过二四译码器74HC139对A13～A15进行译码产生双口RAM的片选信号CEL。双口RAM每边都有两个读/写控制信号，分别控制高位字节和低位字节的读/写，在使用时可以根据需要分别对数据的高位和低位进行写入操作。在图2所示接口电路中，两边的两个读/写控制信号分别被连接在一起，也就是说此时双口RAM的读写都是同时读写16位数据。
图2中双口RAM CY7C133的读写信号以及锁存器74HC373的使能信号的产生如图3所示。其中，WR是89C52的写控制信号，RD是89C52的读控制信号，A0是89C52的'地址最低位，A15是地址最高位，R/W是TMS320C32的读写控制信号，BUSYL接89C52的P1口的一个引脚（具体可根据系统实际情形自行选择，图中未画出），BUSYR接TMS320C32的READY信号。
下面讨论一下89C52对双口RAM的读写过程。当89C52对双口RAM进行读数据时，由图3可知此时A0应为低电平，不妨假设地址为0x1000h，则存储在双口RAM中该地址处的16位数据同时被读出，由于高8位数据线与89C52的8位数据线直接相连，所以高8位数据被立即读入89C52中。同时，根据图3中各信号的相互逻辑关系不难判断，U3的使能信号LE有效（高电平），OE无效（低电平），因而低8位数据被送入U3 中锁存起来。接着89C52再进行一次读操作，这时地址变为0x1001h，由于A0变成高电平，双口RAM的读使能信号变成无效电平，所以此次读操作对双口RAM不产生影响。再来看U3的使能信号LE和OE的变化情况，显然LE变成了无效电平，而OE变成了有效电平，上次被锁存的数据（即双口RAM的低8位数据）被送入89C52。当89C52对双口RAM进行写入操作时，注意此时A0应为高电平，不妨假设地址为0x100Ch，同样可根据图3判断U2的使能信号LE和OE均为有效电平，因而数据被同时写入双口RAM中（即此时双口RAM的高8位数据和低8位相同）；接着89C52再进行一次写操作，此时地址变为0x100Dh，由于A0变成低电平，U2的片选为无效电平，U2被封锁，数据写入双口RAM的高8位。从上面的分析可知，利用最低地址位A0的不同电平，89C52通过两次连续的读或写操作，成功地实现了对双口RAM中数据的读或写，只不过是读入时是先读入高8位，后读入低8位；而写入则是先写入低8位，后写入高8位。
4 软件实现方案
双口RAM必须采用一定的机制来协调左右两边CPU对它的读写操作，否则会出现读写数据的错误。通常可以用中断、硬件、令牌和软件这四种方式来协调双方，本文采用的是软件方式。从上面的分析中我们可以得知，在接口电路中实际上已经利用89C52的最低地址位A0把双口RAM的存储空间分为奇、偶地址两个空间。其中，奇地址空间专供89C52写，偶地址空间专供89C52读。那么我们只需对TMS320C32的软件作相应处理即可，也就是说，TMS320C32对双口RAM的奇地址空间只读，对偶地址空间只写。这样就避免了TMS320C32和89C52对双口RAM同一地址单元的写入操作。另外，在对双口RAM进行访问之前，CPU首先对本端的BUSY信号进行查询，只有本端/BUSY信号无效时才进行读写操作，进一步保证了数据读写的可靠性。
5 结束语
通过双口RAM实现双CPU之间的数据通信，极大地提高了数据传输速度和可靠性，满足了控制系统的实时、高速的控制要求。本文所设计的89C52与双口RAM之间的接口电路简单实用，成功解决了它们总线匹配的问题，对其他类似需要总线扩展的系统也有一定的参考价值。
篇3：DSP与单片机的一种高速通信实现方案
DSP与单片机的一种高速通信实现方案
摘 要：介绍了一种利用双口RAM实现DSP与单片机高速数据通信的方法，给出了它们之间的接口电路以及软件实现方案。
关键词：DSP；双口RAM；接口电路；数据通信
1 引言
数字信号处理器（DSP）是一种适合于实现各种数字信号处理运算的微处理器，具有下列主要结构特点：（1）采用改进型哈佛（Harvard）结构，具有独立的程序总线和数据总线，可同时访问指令和数据空间，允许实际在程序存储器和数据存储器之间进行传输；（2）支持流水线处理，处理器对每条指令的操作分为取指、译码、执行等几个阶段，在某一时刻同时对若干条指令进行不同阶段的处理；（3）片内含有专门的硬件乘法器，使乘法可以在单周期内完成；（4）特殊的指令结构和寻址方式，满足数字信号处理FFT、卷积等运算要求；（5）快速的指令周期，能够在每秒钟内处理数以千万次乃至数亿次定点或浮点运算；（6）大多设置了单独的DMA总线及其控制器，可以在基本不影响数字信号处理速度的情况下进行高速的并行数据传送。
由一片DSP加上存储器、模/数转换单元和外设接口就可以构成一个完整的控制系统，但这种方案要达到高速实时控制是不可行的.。因为一个实时控制系统一般需要完成数据采集、模/数转换、分析计算、数/模转换、实时过程控制以及显示等任务，单靠一片DSP来完成这些工作势必会大大延长系统对控制对象的控制周期，从而影响整个系统的性能。所以我们添加一个CPU，负责数据采集、模/数转换、过程控制以及人机接口等任务，使DSP专注于系统控制算法的实现，充分利用它的高速数据处理能力。从性能价格比的角度出发，这个CPU采用8位的51系列单片机。这时，两个CPU之间的数据共享就成了一个重要的问题。
采用双口RAM（简称DRAM）是解决CPU之间的数据共享的有效办法。与串行通信相比，采用双口RAM不仅数据传输速度高，而且抗干扰性能好。在笔者实验室研制的电力有源滤波器中，选用了TI公司的第三代DSP芯片TMS320C32和51系列单片机89C52作为控制系统的CPU。两个CPU之间通过双口RAM CY7C133完成数据交换。但在实际使用过程中遇到了89C52 与双口RAM总线宽度不匹配的问题，需要进行接口电路的设计。
2 双口RAM CY7C133的内部结构和功能
CY7C133是CYPRESS公司研制的高速2K×16CMOS双端口静态RAM，具有两套相互独立、完全对称的地址总线、数据总线和控制总线，采用68脚 PLCC封装形式，最大访问时间可以为25/35/55 ns。采用主从模式可以方便地将数据总线扩展成32位或更宽。各引脚的功能如表1所示，内部功能框图如图1所示。
CY7C133允许两个CPU同时读取任何存储单元（包括同时读同一地址单元），但不允许同时写或一读一写同一地址单元，否则就会发生错误。双口RAM中引入了仲裁逻辑（忙逻辑）电路来解决这个问题：当左右两端口同时写入或一读一写同一地址单元时，先稳定的地址端口通过仲裁逻辑电路优先读写，同时内部电路使另一个端口的信号有效，并在内部禁止对方访问，直到本端口操作结束。BUSY信号可以作为中断源指明本次操作非法。在主从模式中，主芯片的信号接上拉电阻作为输出，从芯片的信号作为写禁止输入。
3 DSP、单片机与双口RAM之间的接口电路
89C52的地址总线宽度为16位，数据总线为8位；TMS320C32的数据总线宽度为32位，地址总线宽度为24位。而CY7C133的数据总线宽度为16位，地址总线宽度为11位，所以TMS320C32与双口RAM的接口并无特别之处，但是89C52与双口RAM之间的接口电路中就需要对89C
[1] [2] [3]
篇4：专用键盘接口芯片的一种CPLD实现方案
摘要：对用于单片机的键盘子系统的专用键盘接口芯片进行功能分析，就芯片中核心部件的时序设计进行状态描述，并利用可编程逻辑技术和原理输入方式对键盘接口芯片的内部结构加以实现。
关键词：键盘子系统 专用键盘接口 CPLD 状态描述
在单片机应用系统中，存在多种形式的外部数据输入接口界面，例如RS-232C串行通信、键盘输入等[1,4]。其中利用键盘接口输入数据，是实现现象实时调试、数据调整和控制最常用的方法。单片机的外围键盘扩展电路有多种实现方式，例如直接利用I/O接口线或外接8255A接口芯片，配合适当的接口管理程序，就可以实现外围键盘扩展功能。但是，在这些方法中，键盘扩展电路需要占用单片机的资源对按键进行监控和处理，这对要求高实时性处理的单片机系统是不实现的。为了解决这一问题，可以使用专用键盘接口芯片（例如Intel8279）[2]来组建键盘子系统。而且，这类专用键盘接口芯片在使用灵活性方面尚有欠缺，尤其当用户需要实现某些特定功能时，其缺点更为明显。针对上述问题，本文提出一种利用复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）设计技术[3]实现专用键盘接口芯片的方案。
(本网网收集整理)
1 系统原理
图1是单片机系统中键盘子系统的构成原理框图。其中键盘接口芯片KB-CORE是该子系统的核心部分，它应具备如下功能：第一，产生按键扫描时序，并进行硬件去抖动。如果直按键按下，实现按键编码、中断处理等功能。第二，可以区分处理数字键和功能键。数字键钭由接口芯片暂存，而当功能键被按下时申请CPU中断处理；对多个按键同时按下，按一定的编码优先级处理。第三，提供与MCS-51系列单片机兼容的'接口，单片机可以读取芯片中保存的数据或功能代码。第四，提供数据显示接口，可以直接驱动4位七段LED数码管，并进行动态扫描显示。
按键根据键盘子系统的服务对象拟设置子数字键(0～9)、功能键（ROW、COL、DAT）、清零键（CLR）共14个，排成4×4的矩阵，有两个未定义。
篇5：专用键盘接口芯片的一种CPLD实现方案
根据上述专用键盘芯片KB-CORE的功能要求，图2示出本芯片内部应有的结构框图。其工作原理如下：（1）键盘扫描控制及编码电路中内含一个环形计数器。该计数器计数输出至KSL[0～3]端作为键盘扫描信号。每当扫描信号发生变化时，键盘扫描控制器从KRL[0～3]端读入某一行按键的状态信号。如果没有按键被按下，则扫描下一行；如果有按键被按下，则控制器锁定被扫描行，并延迟约10ms去抖动，然后再次扫描被锁定行以确定按键是否误读。如果按键被证实按下，则一直等待直至用户松开该键。与此同时，数字键码将被保存到先进先出存储器，功能键则直接产生中断请求信号IRQ，通知CPU读取键码DBO[0～7]。（2）FIFORAM中数据容量为16位。每4位对应一个字形符，所以七段LED数码管需要4位。（3）扫描发生器一方面产生LED的位选信号DSL[0～3]，另一方面产生扫描显示输出控制电路的位数据选通信号。扫描显示输出控制电路根据位数据选通信号读取FIFO RAM中相对应的数据，然后送七段译码电路输出DP[0～6]驱动LED显示屏的段选信号电极。（4）接口控制电路一方面用来识别CPU的读时序；另一方面用来对地址信号线A1A0译码，实现对输出数据的选择。若A0A1=“00”，则输出FIFO RAM中的低字节数据；若A0A1=“01”，则输出FIFO RAM中的高字节数据；若A0A1=“10”，则输出控制数据（表明ROW、COL、DAT中哪一个被按下）；若A0A1=“11”，则不输出FIFO RAM中的任何数据。
3 专用键盘接口芯片核心部分的状态描述与实现
为了实现上述专用键盘接口芯片功能结构，利用可编程逻辑技术对各个功能块进行逻辑的序描述和实现。由于键盘扫描控制和去抖的逻辑时序设计较复杂并具典型性，因此下面将对键盘扫描控制和去抖部分的设计思想进行介绍。
键盘扫描时序的基本原理[4]可能用图3所示的状态图表示。状态图的输入变量为RST(复位)、KEY-PRESS（有按键）、TIMER-OVER（去抖动延时结束）；输出变量包括EN-SCAN（扫描行转移）、EN-CODED（键盘编码启动）、START-TIMER（开启去抖动延时）。从图3中知道，状态S0→S1→S2为按键扫描状态键，状态S3→S4→S5为去抖延时状态链，状态S6为按键保持期。当按键被按下时，进入启动（S3）去抖延时状态链；去抖延时结束后（S5），若按键没有按下则恢复扫描状态键（S0）；若按键确认被按下则进入保持期（S6），并输出按键编码，维持至按键松开。
根据状
态图3和上述的状态转移描述，进行键盘扫描控制电路的设计，结果如图4所示。其中H3是6位循环移位寄存器，由时钟CLK触发实时状态移位。移位寄存器的输出Q0～Q5分别代表键盘扫描控制电路的状态S0～S6，当然它们并非一一对应，但实现的功能相同。值得一提的是，如果专用键盘芯片KB-CORE的外部时钟CLK来自单片机的ALE信号（如图1所示），当单片机时钟为6MHz时，则专用键盘芯片KB-CORE的外接时钟为1MHz的方波信号，信号周期为1μs。如果将该时钟信号经过一个分频器，使其输出的信号周期约为Tclk=1μs×2 12≈4ms，然后再作为H3的时钟信号。这意味着键盘扫描控制电路约4ms扫描一行按键。如果H3中的Q2态没有被使用，则可以实现约8ms的去抖动延时。通过这样的设计，可以免除延时计数器，简化电路。
篇6：专用键盘接口芯片的一种CPLD实现方案
根据实时数据校正系统的设计要求，使用了34上自定义I/O引脚和PC44封装的CPLD来实现专用键盘接口芯片KB-CORE。芯片型号的选择依据综合所需要的宏单元（Macrocells）个数决定。如果借助硬件描述语言VHDL[5]对上述设计进行描述，综合结果需要约140个宏单元；如果改用原理图输入方式，则只需约60个宏单元。因此选用XC9572芯片可以满足上述专用键盘接口芯片KB-CORE的要求。实际使用如图1和图2所示。操作结果表明键盘接口芯片性能稳定。
篇7：高速矢量处理机的设计与实现
高速矢量处理机的设计与实现
为了满足海量实时处理需求，利用Butterfly DSP公司的BDSP9124/9320矢量数字信号处理(Digital Signal Processing, DSP)芯片组，设计和实现了一种高速矢量处理机，并给出了该矢量处理机的设计思想和性能指标。最后说明该处理机在合成孔径雷达(Synthetic Aperture Radar, SAR)脉冲压缩和其它领域的应用。
作 者：王俊 毛士艺 刘祥林 WANG Jun MAO Shi-yi LIU Xiang-lin 作者单位：北京航空航天大学电子工程系, 刊 名：航空学报 ISTIC EI PKU英文刊名：ACTA AERONAUTICA ET ASTRONAUTICA SINICA 年，卷(期)：2001 22(3) 分类号：V243 关键词：实时 矢量处理 DSP FFT SAR篇8：浅谈跨存储数据迁移技术与实现论文
浅谈跨存储数据迁移技术与实现论文
1 数据迁移技术
数据迁移方法，要根据具体的存储设备类型、系统软硬件架构、系统数据类型等特点，选择合理、高效、便捷的技术，实现一种或多种技术并用、混用，才能有效地确保业务的连续，减少停机时间，可靠安全地进行数据迁移。目前，业界通用的数据迁移技术实现大致分为如下几类。
1. 1 基于存储的迁移方法
基于存储的迁移特点是基于存储系统的虚拟化技术或存储管理技术，有3 种方法实现:存储阵列内部数据复制，是利用存储阵列内置数据复制软件，将源数据卷复制到目标数据卷，如clone。存储阵列间的数据复制，可基于存储管理系统的远程复制技术不消耗服务器资源，并且可根据阵列io 对主应用的影响，来调整数据复制的速度，但条件有所限制，必须在同种品牌厂商存储设备间进行，如EMC 的VMAX 系列设备同DMX 系列设备间可使用cold push 方式和hot push 方式，利用存储设备具备的数据复制迁移功能进行数据迁移; 或是基于主机操作系统，利用专业的存储复制迁移工具软件，将不同存储连接至同一台主机，实现阵列到阵列的数据复制，但是会耗费一定的系资源，因此要根据应用场景，调整数据复制的速度。利用虚拟化存储技术，将虚拟化设备融合进SAN 架构的存储系统，实现存储设备统一封装，可以很方便地将数据从源端迁移至目的地，并可兼容主流存储设备、支持不同厂商或品牌存储系统间的数据迁移和容灾、适合于频繁的数据迁移，某些业务场景，可实现跨物理存储数据迁移而业务无需中断，但是需要配置专有的虚拟化设备如EMC 的Vplex，或具备虚拟化功能的存储阵列。
1. 2 基于主机操作系统命令的迁移方法
基于主机操作系统命令迁移的特点是数据迁移操作的发起和控制均发生在主服务器端，支持联机迁移，可在不同存储系统间进行，但对主机性能有一定影响，影响承载业务的响应效率，适合于主机存储的非经常性迁移，并且必须根据实际情况评估系统负荷的可行性。
有两种实现方法: 一种是对采用逻辑卷管理器管理的系统通过逻辑卷数据镜像实现数据迁移，但目标卷可添加至原卷缩在的卷组中，有些卷组属性参数支持物理卷数量有限，有一定局限性; 另一种是利用操作系统拷贝( 复制) 命令，如在Unix 系统上使用命令cp、dd、tar 等命令来实现数据复制、lv 复制、文件打包迁移等操作，或在Windows 系统使用图形界面拷贝或copy命令灵活地进行，但需要进行脱机处理。
1. 3 基于备份管理软件的迁移方法
基于备份管理软件迁移的特点是利用备份管理软件将数据备份到物理或虚拟带库，再恢复到新的存储设备中。如采用在线备份，数据迁移过程对服务器业务影响相对较小，但在备份时间点与切换时间点之间源数据因联机操作所造成的数据变化，需要通过手动方式进行同步如数据库备份工具DSG; 如采用离线备份，必须停止服务器业务，在数据恢复成功后再恢复业务运行。备份管理软件可使用存储系统自带软件，第三方备份工具如EMC network。由于选择备份方式不同，数据迁移所耗费的.实践会有较大的差异。
1. 4 基于专有应用软件的迁移方法
采用应用软件本身的迁移工具、或第三方支持的迁移工具来实现数据迁移，这种方法依赖于应用软件自身的机制，与主机、存储种类关系不大，可实现实时复制、定时复制、静态复制或数据转储。如Oracle 自带的工具DataGuard 或动态复制工具goldenGate。一般情况下存储系统上都有多种应用系统，因此，数据迁移大多采用多种工具及技术并用来实现存储系统的数据迁移。
2 陕西联通综合联机系统数据迁移
根据陕西联通综合联机系统存储现状，运用不同的存储迁移技术，制定数据迁移方案，实现非正常环境下，跨存储数据迁移。
2. 1 陕西联通综合联机系统现状
陕西联通于2009 年建立综合联机系统，利用两台IBMP570 小型机，利用DMX2000 存储，利用HA 软件构建双机互备份群集环境，采用SAN 架构搭建，如图1 所示。由于设备老旧故障频发，于2015 年购买IBM P740 小型机及EMC VMAX10K存储来替换上述设备。本次迁移面临的困难: DMX2000 与Vmax10K 存储位于不同的San 交换机上，需要跨不同的SAN网络进行数据迁移。ED140 交换机有故障，无法进行配置更改，无法与ED4800 交换机进行连接，配置链路。DMX2000有前端和后端板卡故障，无法进行change bin 操作，不能与VMAX10K 存储建立链路连接，不能使用EMC 存储使用的coldpush 方式和hot push 方式进行数据迁移。迁移系统时间不超过6 h。
2. 2 数据迁移方案
在上述硬件环境下，确定迁移方案，分为两个步骤进行: 首先进行操作系统层面数据迁移，然后利用存储Clone 技术，存储内部再进行数据迁移，实现主机和存储的同时替换。
现有主机各有一块空闲HBA 卡，连接至SAN 48K 交换机，VMAX10K 1F0 和3F0 端口连接到SAN 48K 交换机上，使主机可以访问VMAX10K 上的磁盘，利用OM 软件进行源主机VG数据复制; 然后将复制好数据的磁盘，作为clone 数据源盘，创建对应的Clone 关系，将clone 目标盘分配给新主机，运用全量与增量clone 技术，完成在线实时迁移。利用上述技术，可进行多次数据复制，可在新主机环境中进行多次应用测试，最终的业务割接测试时间很短，30 min 用于启停应用，30 min 可完成数据同步，业务割接1 h 完成。迁移工作全部完成后，拆除虚线链路。
2. 3 系统回退方案
由于前期数据已经进行全量数据迁移，并进行了业务测试，正式割接过程，仅仅适用于追平数据的实践差，数据跨存储迁移无需回退。
2. 4 数据完整性验证方案
数据完整性、一致性验证重点放在小型机系统数据迁移应用侧数据，由于前期测试阶段，首先进行了全量数据同步后的应用验证及数据一致性检测，和多次增量clone 后，应用验证及数据一致性检测。此方案将大量的检查验证工作在正式割接前进行，有充足的实践做全面的检测和一致性检查，因而正式割接仅仅是数据增量，无任何风险。
3 结语
跨存储数据迁移涉及存储系统、操作系统、应用系统、数据迁移软件及相关数据复制，要求迁移方案数据调度逻辑合理、各个环节迁移技术选择得当、完整性与一致性验证工作充分，必须要根据存储及各自系统的特点制订切合实际的迁移方案、实施策略，而某种单一的数据迁移技术往往无法胜任某种特殊环境。本文通过存储系统数据迁移技术的探讨，通过对陕西联通跨存储数据迁移这一非正常环境实践案例进行详细说明，为企业数据迁移提供借鉴经验。
★ 专用介绍信格式
★ 谈情说爱专用英语
★ 班级专用口号
★ 高速介绍信
一种专用高速硬盘存储设备的设计与实现（精选8篇）
