“xdtrxt”通过精心收集，向本站投稿了11篇数字电路试题，下面是小编为大家整理后的数字电路试题，供大家参考借鉴，希望可以帮助到有需要的朋友。
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篇1：数字电路笔试题
数字电路笔试题
1、同步电路和异步电路的区别是什么?(仕兰微电子)
2、什么是同步逻辑和异步逻辑?(汉王笔试)
同步逻辑是时钟之间有固定的因果关系，异步逻辑是各时钟之间没有固定的因果关系。
3、什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求?(汉王笔试)
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用
oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。
4、什么是Setup 和Holdup时间?(汉王笔试)
5、setup和holdup时间,区别.(南山之桥)
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知)
7、解释setup和hold time violation，画图说明，并说明解决办法。(威盛VIA
2003.11.06 上海笔试试题)
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发
器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿(如上
升沿有效)T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个
数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time
不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前，数据信
号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如
果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现
metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时
间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。(仕兰微
电子)
9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致
叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决
方法：一是添加布尔式的消去项，二是在芯片外部加电容。
10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)
常用逻辑电平：12V，5V，3.3V;TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之
间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需
要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。(飞利浦-大唐笔试)
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚
稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平
上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
12、IC设计中同步复位与 异步复位的区别。(南山之桥)
13、MOORE 与 MEELEY状态机的特征。(南山之桥)
14、多时域设计中,如何处理信号跨时域。(南山之桥)
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。(飞利浦-大唐笔试)
Delay < period - setup – hold
16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延
迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。(华
为)
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决
定最大时钟的因素，同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)
18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA
2003.11.06 上海笔试试题)
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，
使得输出依赖于关键路径。(未知)
21、逻辑方面数字电路的卡诺图化简，时序(同步异步差异)，触发器有几种(区别，优
点)，全加器等等。(未知)
22、卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-
well process.Plot its transfer curve (Vout-Vin) And also explain the
operation region of PMOS and NMOS for each segment of the transfer curve? (威
盛笔试题circuit design-beijing-03.11.09)
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)
27、用mos管搭出一个二输入与非门。(扬智电子笔试)
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。(威盛笔试题circuit design-beijing-03.11.09)
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。(Infineon笔
试)
30、画出CMOS的图，画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)
31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)
32、画出Y=A*B+C的cmos电路图。(科广试题)
33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。(仕兰微电子)
35、利用4选1实现F(x,y,z)=xz+yz'。(未知)
36、给一个表达式f=[被过滤]x+[被过滤]x+[被过滤]xx+[被过滤]x用最少数量的与非门实现(实际上就是化
简)。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
(Infineon笔试)
38、为了实现逻辑(A XOR B)OR (C AND D)，请选用以下逻辑中的一种，并说明为什
么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案：NAND(未知)
39、用与非门等设计全加法器。(华为)
40、给出两个门电路让你分析异同。(华为)
41、用简单电路实现，当A为输入时，输出B波形为…(仕兰微电子)
42、A,B,C,D,E进行投票，多数服从少数，输出是F(也就是如果A,B,C,D,E中1的'个数比0
多，那么F输出为1，否则F为0)，用与非门实现，输入数目没有限制，
(未知)
43、用波形表示D触发器的功能。(扬智电子笔试)
44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)
45、用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)
46、画出DFF的结构图,用verilog实现之。(威盛)
47、画出一种CMOS的D锁存器的电路图和版图。(未知)
48、D触发器和D锁存器的区别。(新太硬件面试)
49、简述latch和filp-flop的异同。(未知)
50、LATCH和DFF的概念和区别。(未知)
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
(南山之桥)
52、用D触发器做个二分颦的电路.又问什么是状态图。(华为)
53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)
54、怎样用D触发器、与或非门组成二分频电路?(东信笔试)
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频?
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出
carryout和next-stage. (未知)
57、用D触发器做个4进制的计数。(华为)
58、实现N位Johnson Counter,N=5。(南山之桥)
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢?(仕兰
微电子)
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。(未知)
61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥)
62、写异步D触发器的verilog module。(扬智电子笔试)
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用D触发器实现2倍分频的Verilog描述? (汉王笔试)
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器
件有哪些? b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。(汉王笔试)
PAL，PLD，CPLD，FPGA。
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路。(仕兰微电子)
66、用VERILOG或VHDL写一段代码，实现10进制计数器。(未知)
67、用VERILOG或VHDL写一段代码，实现消除一个glitch。(未知)
68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差，很容易误解
的)。(威盛VIA 2003.11.06 上海笔试试题)
69、描述一个交通信号灯的设计。(仕兰微电子)
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。(扬智电子笔试)
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱
数。 (1)画出fsm(有限状态机);(2)用verilog编程，语法要符合fpga设计
的要求。(未知)
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：(1)
画出fsm(有限状态机);(2)用verilog编程，语法要符合fpga设计的要求;(3)设计
工程中可使用的工具及设计大致过程。(未知)
73、画出可以检测10010串的状态图,并verilog实现之。(威盛)
74、用FSM实现101101的序列检测模块。(南山之桥)
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
例如a： 0001100110110100100110
b： 0000000000100100000000
请画出state machine;请用RTL描述其state machine。(未知)
75、用verilog/vddl检测stream中的特定字符串(分状态用状态机写)。(飞利浦-大唐
笔试)
76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。(飞利浦-大唐笔试)
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x
为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假
设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。(仕兰微
电子)
78、sram，falsh memory，及dram的区别?(新太硬件面试)
79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9
-14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。(降低温
度，增大电容存储容量)(Infineon笔试)
80、Please draw schematic of a common SRAM cell with 6 transistors,point out
which nodes can store data and which node is word line control? (威盛笔试题
circuit design-beijing-03.11.09)
81、名词:sram,ssram,sdram
名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
压控振荡器的英文缩写(VCO)。
动态随机存储器的英文缩写(DRAM)。
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散
傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡
篇2：数字电路课件
一、基础分析
要教好这门课程，就必需要让学生产生浓厚的学习兴趣，要达到这一目的光说说是不行的，要让学生知道在生活中的应用，相信数字电路学起来简单，并提供一些切实可行的学习方法，适当提出一些合理化要求。并就该课程的教法说与同学听，听取学生的意见，争取能用学生喜欢的方式去教育学生，为了学生的一切出发，达到教好这门课程的目的，让学生学有所获。
二、学科分析
该学科他可以独成一体，学习起来与以前的专业知识联系不大，与数学关系不密切。应用相当广泛。在我们生活的方方面面都有应用， 20世纪90年代开始，整个社会进入数字化、信息化、知识化时代，数字技术与国民经济和社会生活的关系日益密切。计算机、计算机网络、通信、电视及音像传媒、自动控制、医疗、测量等无一不纳入数字技术并获得较大技术进步。例：Internet 、程控电话、移动通信、可视电话、会议电视、数字电视、数字相机、VCD 、DVD、交通灯、广告牌等等。要求有一定的想象力，要有严谨的思维习惯。要求同学们要建立起信心，做好准备来学好该科目。
三、数字电路的特点及分析方法
数字通信系统：抗干扰能力强，保密性好，容量大；（例如手机）
数字化测量： 精度高，功能完备，具有数控测试功能：（例如数字示波器）
数字设备：精度高、功能完备、智能化。（扩展讲数字电视和数码照相机）
计算机： 最具代表性的数字系统，具有极强的信息处理和控制能力。
要从生活应用出发来讲数字电路的应用，为了发掘学生的学习积极性，让学生例兴数字电路在生活产品中的应用。
作用：提高学生的学习兴趣，提升学生的欣赏品位，扩宽学生视野。
四、数字电路学习资料来源 （以提高学生的学习兴趣，扩宽知识面）
1．《电子技术基础》不同版本教材（例如康华光主编）
2．《555集成电路应用手册＞
3．《电子报》
五、小结、布置作业
该堂课的主要目的是培养学生的学习积极性，并指导学生如何学好《数字电路》，针对学生的实际情况，做出分析，以利于该科目能够让学生真正学到些东西。并以二极管的开关特性为重点，以三极管的开关特性为辅来让学生初步认识了数字电路。知识宜浅不宜深，以培养学生的学习积极性。
布置作业：
1.你用过哪些数字电路产品，请列出3到10个较为典型的例子。并就其中的.一二个产品说明他的功能及优点和缺点。
2.你认为的数字电路该如何学？
六、答疑
篇3：数字电路课件
一、复习旧课
问题：1. 数字的特点
2. 数字信号与模拟信号的比较
二、针对新课内容提出问题
1. 什么是二、十、八、十六进制数？
2. 怎么将二、八、十六进制数转换为十进制数？
三、自学、讨论阶段
在此阶段，教师要注意观察学生学习情况，对问题可以适当引导，但是不能透露答案，对违反课堂纪律的同学（玩手机、看报纸杂志、睡觉、聊天等）要重点提醒，维持好课堂纪律，并注意时间的控制。
四、提问、评定、讲解阶段
十进制是日常生活中最常使用的进位计数制。在十进制数中，每一位有0~9十个数码，所以4计数的基数是10。超过9的数必须用多位数表示，其中低位和相邻高位之间的进位关系是“逢十进一”。
二进制数的进位规则是“逢二进一”，其进位基数R=2， 每位数码的取值只能是0或1，每位的权是2的幂。
八进制数的进位规则是“逢八进一”，其基数R=8
十六进制数的特点是：
① 采用的 16 个数码为0、1、2、…、9、A、B、C、D、E、F。 符号A~F分别代表十进制数的10~15。
② 进位规则是“逢十六进一”，基数R=16，每位的权是16的幂。
五、答疑
就本次课的内容个别答疑、辅导。
六、就新课内容提出问题
1. 怎么将十进制数转换为二、八、十六进制数？
2. 常用的码制有哪些？有什么特点？
篇4：数字电路笔试题目
数字电路笔试题目
1、同步电路和异步电路的区别是什么？（仕兰微电子）
2、什么是同步逻辑和异步逻辑？（汉王笔试）
同步逻辑是时钟之间有固定的因果关系，异步逻辑是各时钟之间没有固定的因果关系。
3、什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用
oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。
4、什么是Setup 和Holdup时间？（汉王笔试）
5、setup和holdup时间,区别.（南山之桥）
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）
7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA
2003.11.06 上海笔试试题）
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发
器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上
升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个
数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time
不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信
号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如
果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现
metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时
间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微
电子）
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致
叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决
方法：一是添加布尔式的消去项，二是在芯片外部加电容。
10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之
间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需
要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚
稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平
上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
12、IC设计中同步复位与 异步复位的区别。（南山之桥）
13、MOORE 与 MEELEY状态机的特征。（南山之桥）
14、多时域设计中,如何处理信号跨时域。（南山之桥）
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）
Delay < period - setup – hold
16、时钟周期为T,触发器D1的`建立时间最大为T1max，最小为T1min。组合逻辑电路最大延
迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华
为）
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决
定最大时钟的因素，同时给出表达式，
（威盛VIA 2003.11.06 上海笔试试题）
18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA
2003.11.06 上海笔试试题）
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，
使得输出依赖于关键路径。（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优
点），全加器等等。（未知）
22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-
well process.Plot its transfer curve (Vout-Vin) And also explain the
operation region of PMOS and NMOS for each segment of the transfer curve? （威
盛笔试题circuit design-beijing-03.11.09）
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
27、用mos管搭出一个二输入与非门。（扬智电子笔试）
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。（威盛笔试题circuit design-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔
试）
30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）
32、画出Y=A*B+C的cmos电路图。（科广试题）
33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）
35、利用4选1实现F(x,y,z)=xz+yz'。（未知）
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化
简）。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
（Infineon笔试）
38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什
么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）
39、用与非门等设计全加法器。（华为）
40、给出两个门电路让你分析异同。（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0
多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）
篇5：数字电路课程教法探索
关于数字电路课程教法探索
数字电路是电类专业一门重要的专业基础理论课程.文中对更新观念,优化教学内容,改革教学方法,强化实训环节进行了探讨.
作 者：王彩平 作者单位：廊坊市电子信息工程学校,河北廊坊,065000 刊 名：湖南中学物理・教育前沿 英文刊名：CUTTING EDGE EDUCATION 年，卷(期)：2009 “”(12) 分类号：G642.4 关键词：数字电路 教学方法 学习积极性 实训篇6：数字电路实训心得体会
数字电路又可称为逻辑电路，通过与(&)，或(>=1)，非(o)，异或(=1)，同或(=)等门电路来实现逻辑。
逻辑电路又可分为组合逻辑电路和时序逻辑电路。组合逻辑电路是指在某一时刻的输出状态仅仅取决于在该时刻的输入状态，而与电路过去的状态无关。
TTL和CMOS电路：TTL是晶体管输入晶体管输出逻辑的缩写，它用的电源为5V。CMOS电路是由PMOS管和NMOS管(源极一般接地)组合而成，电源电压范围较广，从1.2V-18V都可以。
CMOS的推挽输出：输出高电平时N管截止，P管导通;输出低电平时N管导通，P管截止。输出电阻小，因此驱动能力强。
CMOS门的漏极开路式：去掉P管，输出端可以直接接在一起实现线与功能。如果用CMOS管直接接在一起，那么当一个输出高电平，一个输出低电平时，P管和N管同时导通，电流很大，可能烧毁管子。单一的管子导通，只是沟道的导通，电流小，如果两个管子都导通，则形成电流回路，电流大。
输入输出高阻：在P1和N1管的漏极再加一个P2管和N2管，，当要配置成高阻时，使得P2和N2管都不导通，从而实现高阻状态。
静态电流：输入无状态反转(高低电平变换)情况下的电流。
动态电流：电路在逻辑状态切换过程中产生的功耗，包括瞬间导通功耗和负载电容充放电功耗两部分。门电路的上升边沿和下降边沿是不可避免的，因此在输入电压由高到低或由低变高的过程中到达Vt附近时，两管同时导通产生尖峰电流。该损耗取决于输入波形的好坏(CMOS工艺)，电源电压的大小和输入信号的重复频率。电路的负载电容的充放电也是很大的一部分。
ESD保护：Electro-Staticdischarge, 静电放电。
输入输出缓冲器：是缓冲器，不是缓存器，就是一个CMOS门电路。输入缓冲器的作用主要是1，TTL/CMOS电平转换接口;2，过滤外部输入信号噪声。输出缓冲器的作用是增加驱动能力。
配成输入模式不一定比输出模式更省电：输入模式时输入缓冲器会打开，而输出模式时输出缓冲器会打开。
TESEO上GPIO数据寄存器读写的注意点：
配置成普通GPIO时，如果配置成输出口，那么写数据寄存器会直接输出该电平，读数据寄存器实际就是读锁存器中最后一次被写入的值。如果被配置成输入口，并且上下拉使能的话，那么写数据寄存器就是配置上下拉电阻，而读数据寄存器就是读输入引脚的缓冲器，返回的是该引脚的当前电平状况。有些平台会有专门的状态寄存器，无论当前引脚被配置成输入还是输出，读该专门的状态寄存器都返回该引脚的当前电平状况。
引脚的BOOT state是指在上电重启或硬重启时引脚的状态，reset release之后的状态为reset state，reset state和state有可能不一样。TESEO的UART0_TX为boot1，该引脚的信号在上电重启或硬重启时会被锁存，以备reset release时给default register map用。
IO的电源电压配置：IO引脚归属于不同IOring，不同的IO ring可以被输入不同的电压。CPU在判决IO的逻辑电平时会和IO ring的电平(乘以高低电平的系数)作比较。
数字电路中的摆幅：输入摆幅和输出摆幅。输入摆幅指的是最低输入高电平和最高输入低电平的差值，输出摆幅指的是最低输出高电平和最高输出低电平之间的差值，TTL的摆幅偏小。
在时序逻辑电路里，如果输入的时钟停止，那么整个电路的功耗很低，原因是时序逻辑电路里的很多小单元的输出是由时钟驱动的，时钟停止，基本就是高阻态。如果将整个模块的电断了，那么就会更加省电。
篇7：数字电路课程设计的心得体会
数字电路课程设计的心得体会
课程设计刚开始，拿着选定的题目不知如何入手。毕竟课程设计不同于实验课，电路图和程序都要自己设计。静下心来，仔细分析题目，再加上指导老师的说明与提示和同组成员的帮助，心中才有了谱。将整个系统根据不同的功能化分成模块，再分别进行设计，逐个攻破，最后再将其整合即可。
用VHDL进行设计，首先应该理解，VHDL语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用VHDL“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的，它使得我们可以从简单的单元入手，逐渐构成庞大而复杂的系统。通过使用EDA编程既方便有快捷的实现了程序本次设计的程序已经在硬件系统上得到了验证,实验表明,此设计方法能够满足多种不同花样彩灯的变化要求,并且该方法便于扩展不同变化模式的彩灯花样。但是试验中也出现了一些不熟练的操作问题和一些复杂程序的不能完全理解都需要我在平时多学习，进一步的完善自己。在实习中经常会遇到一些自己可能暂时无法想明白的问题，请教同学或老师是很好的做法，节省时间也会从别人上上学到更多。在设计时和同学相互交流各自的想法也是很重要的，不同的.人对问题的看法总有差异，我们可以从交流中获得不同的思路，其他人的设计一定有比你出色的地方，很好的借鉴，并在大家的商讨中选择最优方案最终一定会得到最好的设计方法。电子技术课程设计是配合电子技术基础课程与实验教学的一个非常重要的教学环节。它不但能巩固我们已所学的电子技术的理论知识，而且能提高我们的电子电路的设计水平，还能加强我们综合分析问题和解决问题的能力，进一步培养我们的实验技能和动手能力，启发我们的创新意识几创新思维。
整个课程设计过程我都认真地完成了，对此，我总结了以下几点：
第一，两人一组，既加强了我们的动手能力，又让我们学会了团结一致，共同合作才能研究出最好的方案。我们将理论联系实际，在交流中取得进步，从问题中提高自己。
第二，本次课程设计加深了我对EDA技术的进一步深入理解。熟悉了VHDL程序编写和原理图输入法的优缺点，为我以后更好地运用MAX+PlusII奠定了良好的基础。
第三，通过这次课程设计，使我受益颇多。了解到课程实习设计是开端，连接是关键，测试是必须。既巩固了课堂上学到的理论知识，又掌握了常用集成电路芯片的使用。在此基础上学习了数字系统设计的基本思想和方法，学会了科学地分析实际问题，通过查资料、分析资料及请教老师和同学等多种途径，独立解决问题。同时，也培养了我认真严谨的态度。
篇8：最全数字电路笔试题目
最全数字电路笔试题目
1、同步电路和异步电路的区别是什么?(仕兰微电子)
2、什么是同步逻辑和异步逻辑?(汉王笔试)
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
3、什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求?(汉王笔试)
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用
oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。
4、什么是Setup 和Holdup时间?(汉王笔试)
5、setup和holdup时间,区别.(南山之桥)
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知)
7、解释setup和hold time violation，画图说明，并说明解决办法。(威盛VIA
2003.11.06 上海笔试试题)
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发
器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿(如上
升沿有效)T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个
数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time
不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前，数据信
号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如
果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现
metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时
间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。(仕兰微
电子)
9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致
叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决
方法：一是添加布尔式的消去项，二是在芯片外部加电容。
10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)
常用逻辑电平：12V，5V，3.3V;TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之
间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需
要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。(飞利浦-大唐笔试)
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚
稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平
上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
12、IC设计中同步复位与 异步复位的区别。(南山之桥)
13、MOORE 与 MEELEY状态机的特征。(南山之桥)
14、多时域设计中,如何处理信号跨时域。(南山之桥)
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。(飞利浦-大唐笔试)
Delay < period - setup – hold
16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延
迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。(华
为)
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决
定最大时钟的因素，同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)
18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA
2003.11.06 上海笔试试题)
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，
使得输出依赖于关键路径。(未知)
21、逻辑方面数字电路的卡诺图化简，时序(同步异步差异)，触发器有几种(区别，优
点)，全加器等等。(未知)
22、卡诺图写出逻辑表达使，
(威盛VIA 2003.11.06 上海笔试试题)
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的.和。(威盛)
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-
well process.Plot its transfer curve (Vout-Vin) And also explain the
operation region of PMOS and NMOS for each segment of the transfer curve? (威
盛笔试题circuit design-beijing-03.11.09)
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)
27、用mos管搭出一个二输入与非门。(扬智电子笔试)
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。(威盛笔试题circuit design-beijing-03.11.09)
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。(Infineon笔
试)
30、画出CMOS的图，画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)
31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)
32、画出Y=A*B+C的cmos电路图。(科广试题)
33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。(仕兰微电子)
35、利用4选1实现F(x,y,z)=xz+yz'。(未知)
36、给一个表达式f=[被过滤]x+[被过滤]x+[被过滤]xx+[被过滤]x用最少数量的与非门实现(实际上就是化
简)。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
(Infineon笔试)
38、为了实现逻辑(A XOR B)OR (C AND D)，请选用以下逻辑中的一种，并说明为什
么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案：NAND(未知)
39、用与非门等设计全加法器。(华为)
40、给出两个门电路让你分析异同。(华为)
41、用简单电路实现，当A为输入时，输出B波形为…(仕兰微电子)
42、A,B,C,D,E进行投票，多数服从少数，输出是F(也就是如果A,B,C,D,E中1的个数比0
多，那么F输出为1，否则F为0)，用与非门实现，输入数目没有限制。(未知)
43、用波形表示D触发器的功能。(扬智电子笔试)
44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)
45、用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)
46、画出DFF的结构图,用verilog实现之。(威盛)
47、画出一种CMOS的D锁存器的电路图和版图。(未知)
48、D触发器和D锁存器的区别。(新太硬件面试)
49、简述latch和filp-flop的异同。(未知)
50、LATCH和DFF的概念和区别。(未知)
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
(南山之桥)
52、用D触发器做个二分颦的电路.又问什么是状态图。(华为)
53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)
54、怎样用D触发器、与或非门组成二分频电路?(东信笔试)
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频?
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出
carryout和next-stage. (未知)
57、用D触发器做个4进制的计数。(华为)
58、实现N位Johnson Counter,N=5。(南山之桥)
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢?(仕兰
微电子)
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。(未知)
篇9：数字电路实验教学改革实践分析优秀论文
数字电路实验教学改革实践分析优秀论文
摘要：本文介绍了重庆邮电大学数字电路实验课程组对数字电路实验教学的改革和实践思路，通过梳理课程内容，增加基本技能训练环节，引入现代电子设计技术，并配套包括教学资源建设，教学模式改革以及考核方式改革等。
关键词：数字电路实验；课程内容；教学资源建设；考核方式改革
重庆邮电大学是以信息技术为特色和优势的以工科为主的高等学校，数字电路实验是我校大部分专业的基础课程，关系到后续专业课程的进一步学习，在学生工程实践能力的培养中占有举足轻重的作用。
一、存在的问题
数字电路实验教学内容以基础、经典知识点和传统设计方法为重，缺乏对现代电子技术的引入。课程内容采用固定功能元器件完成简单功能小系统的设计与搭建，这种方法有利于学生熟练掌握硬件电路搭建的规范、熟练掌握固定功能数字芯片的逻辑功能、有利于锻炼学生硬件故障的分析和排查能力，但是由于受传统技术的限制，学生很难设计实现较大规模的.、功能复杂的数字综合系统。随着电子技术的进步，相继出现了EDA、PSoC等各类新技术并成为数字系统设计的主流技术，数字电路实验教学急需引入现代电子设计技术，使教学和实践训练能够有效地向后续课程延续。
二、教学内容改革
针对以上问题，课程组以学生工程能力培养为目标，对数字电路实验教学内容重新进行了梳理，归纳基本技能训练内容，引进现代电子设计技术，完善课程知识架构。数字电路实验内容包括“基本技能———单元电路／小系统（传统）———综合系统（现代）”三部分：
1．数字电路实验基本技能，指完成数字电路设计、搭建、制作、调试等需要掌握的基本能力，包括常用仪器仪表的使用，常用数字器件的识别，面包板的使用，数字实验平台的使用等，这些内容简单但是非常重要，是后续学习的基础，需要学生反复实践才能熟练掌握。这部分内容从课上教师集中讲解改为课前学生自学练习掌握，配套相应的考核，充分调动了学生自主学习能力，切实夯实实验基础，优化课上实验教学内容，有效解决课上学时有限却需要增加实验内容的问题。
2．保留并优化基于传统固定功能芯片的数字电路实验内容，以小系统小项目的形式组织实验内容，强化训练低年级学生硬件搭建、故障定位和排查能力。
3．增加现代电子设计技术，以综合性较高的项目为引导，帮助学生掌握“自上而下”的数字系统设计方法，掌握FPGA硬件平台的使用，开发软件的操作，综合系统的调试等。
三、配套教学改革
1．丰富教学视频资源，自制实验教学平台，有效保障实验教学开展。由课程组教师亲自演示和讲解，录制数字电路实验基本技能视频16个，总时长100分钟左右，每个演示视频短小精悍，学生可以利用碎片化时间进行反复学习，然后到开放实验室进行实际操作练习。丰富的视频教学资源可以帮助学生快速、有效地掌握各项基本技能。课程组开发制作了一些与教学配套的硬件平台，包括简易数字电路实验平台和FPGA实验平台。简易数字电路实验平台用于支撑传统实验教学内容，与市面上大部分数字电路实验箱相比，简易数字电路实验平台裁减掉可以由标准仪表提供的功能，例如直流电源模块、信号源模块等，只保留了完成数字电路实验需要的最为基础的功能模块：高低电平的产生模块和高低电平指示模块。平台小巧方便携带和使用，学生人手一块。FPGA实验平台用于支撑基于FPGA的数字电路实验项目的开展，平台提供丰富的外设资源，便于设计复杂的综合性较高的数字电路实验项目。
2．改革实验教学模式，采用视频教学＋集中授课＋开放实验＋仿真实验的多样性教学模式，互补优势，提高实践教学效果。在基本技能训练阶段，要求学生自学，学习内容简单，需要反复练习才能熟练掌握，所以采用视频教学＋开放实验的模式。基于传统设计方法的小系统设计和基于现代电子设计技术的数字系统综合设计，需要学生课前仿真完成预设计，课上完成硬件实现和调试，课后完善和补充系统功能，所以配套仿真实验＋集中授课＋开放实验的模式。
3．改革考核方式，制定评分标准，注重过程化管理，合理评价学生课程掌握程度。课程考核主要包括三部分：
（1）数字电路实验基本技能，采用技能考核的方式，学生抽取试题，按要求完成任务，教师根据学生完成情况现场测评，考核不合格者不允许进入下一阶段学习。
（2）基于传统技术的小系统设计和实现，采用实验考试的方法进行考核，考题覆盖所有已授内容且有难易度区分，学生抽选考试题目，自行选择题目难易度，根据题目要求完成设计、电路搭建、测试以及数据记录和分析等，老师现场评测各项指标并按评分标准评定成绩。
（3）基于FPGA的数字综合系统设计和实现，采用系统综合测评的方式进行考核，综合测评包括系统基本功能、扩展功能、学生答辩、实验报告等。
四、结束语
课程组分析了本校数字电路实验课程存在的问题，从改革教学内容出发，配套实验教学资源、实验教学模式和过程化考核方式等改革。实践结果表明，基本技能的训练，将现代电子设计技术引入课程，增加数字系统综合设计，有效地夯实了学生的基础，锻炼了学生的动手实践能力。
参考文献：
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篇10：《模拟电路与数字电路》考试要点总结
《模拟电路与数字电路》考试要点总结
对于模拟电路大家都觉得比较难，确实模拟电路数字电路在计算机专业中的学分比重比较大，内容比较多，理解起来比较困难，但是我们却不能对他放松警惕，我们不要再模拟数字的文章中搞运，要将它们把握在手心中玩弄。做到这点就要在学习中学会翻身。
先让我来说说我的学习方法吧！我这个学期报了模拟数字电路的辅导班，这样大家可能觉得我学习起来会比较轻松，其实不然，我没有好好学，其中有一些傲气在里面，总觉得中专的时候学过（3年前），自己就了不起了，而且我是一个爱睡懒觉的人，早上6点起床，做一个小时的公交车去上学，我真受不了，除了打瞌睡根本就没有学到知识。所以上到一半我就放弃了。
我觉得要是学好它，至少懂一些的话，最好是先把书看1到3遍，并且做过课后习题。但不是说没有看过3遍就不能过这门课程，现在就由我来带领大家复习一下，告诉你模拟数字考试不难。
我就对模拟电路考试的80分题做一下概括性的总结。因为模拟电和数字电路的图和公式比较多，限于时间的紧迫我只说明书中的位置，所以这里要求大家能够独自找到书中的内容，并做进一步的了解。
大题总结：
模拟部分
一、非单一参数的交流电路（5分，一道选择，一道大题）
通过上面2个图我就总结出，非单一参数电路的基本特性，如果个组件串联，那么他们的电流就是相同的，而电压呢？因为根据单一参数的交流通路可知，电感的电压超前点流90度，电容的电压邂逅点流90度，因此如图a的坐标轴可以知道各个元件之间的关系，然后根据这个公式，就可以求出每个点流、点压、电阻、阻抗得值来（有些条件是给定的）。对于并联电路同理可知。
提出几个注意的地方：
1、并联电路电压固定，串联电路电流固定
2、当Xl>Xc时，成感性；Xl 3、有功功率的求法。 二、戴维南定理的应用（8分） 对于这个是第二章的重点，具体的内容请大家自己看书吧！做几道题就全明白了。掌握的内容是： 1、负载开路后的两端电压（选择会有一个求电位的题：1分） 2、等效电阻的求法，电流源开了，电压源短路（选择会有一道求等效电阻的`题：1分） 3、会画等效电路 三、单管放大电路 这里提出3个重点：（具体内容看第5章） 1、共发射极交流放大电路，p91页； 2、分压式偏置共射极放大电路，p102页； 3、共集电极放大电路（设计输出器），p104页。 对于这三个放大电路的静态工作点，和Au、ro和ri的求法一定要会。不要混淆，主要是掌握各个的微变等效电路和支流通路的画法，然后进行总结，看看你对他有什么见解，提示：最好搞明白他们的关系是怎么出来的，这样记忆会比较容易。 四、集成运放（12分，两道题） 对于这12芬我觉得是最容易的了，这是第7章的内容，见意大家把书上各个电路的放大公式记下来，然后就没问题了。 基本的就4个： 1、反相输入比例运算； 2、同相输入比例运算； 3、积分运算电路； 4、电压比较器（知道什么是参考电压）。 这是我认为最基本的4个，其它的可以是他们的结合，还有加入稳压管和二极管的电路需要大家进行分析。 五、用卡诺图化检逻辑函数（4分） 没什么可说的，不会就不要考了。提出一点注意，就是四个角有1的直可以画成一个大圈。 六、对于放大电路的分析（4分） 这个基本上都比较容易，有这样的可能： 1、没有偏置电阻，也就是说Ib=0，没有电流。 2、没有输出电压，可能被电容短路掉。 数字部分 七、组合逻辑电路的分析（4-8分） 这是第三章的内容，主要是知道分析电路的步骤，会设计简单的逻辑电路，不要忘记对逻辑表达式进行画简，要求会写出电路的真值表，基本就没什么问题了。 八、写出ROM阵列逻辑和PLA阵列逻辑的函数表达式（4分） 这个容易，知道概念就成了，没问题的，书上p308和310页。 九、分析时序电路（8分） 这可是数字电路的重头戏，其实也没什么可说的，就是要把那4中基本触发器记下来，特征方程不要忘记（选择题有一道，填空一道，2分），然后知道分析的步骤，一步一步来，就ok了。 对于各个小题的补充： 有几个选择题我已在上边的内容中提到了，就不再重复了。还有几个一定会考的我说一下： 1、555定时器； 2、OCL互补对称电路； 好了基本就这些吧，总共80分的题，要是把握住了，模拟电路数字电路你说难么?
篇11：EDA技术在数字电路教学中的应用
EDA技术在数字电路教学中的应用
采用EDA技术设计数字电路与传统的电子技术设计方法相比,大大地缩短了数字电路产品的研制周期,提高了产品的可靠性,降低了成本.日趋进步和完善的EDA技术正在逐步取代传统的.电子设计方法而成为现代电子设计技术的核心,它是电子技术类课程教学改革的重要方向.本文旨在提高学生的动手能力,特别是有利于学生对数字电路EDA整体技术的认识与掌握.由于教学目标明确,教学内容与教学手段符合高职学生实际,因此学生学习的主动性、积极性很高,教学效果在专业课中比较突出.
作 者：陈立静 Chen Lijing 作者单位：山东劳动职业技术学院电气及自动化系,山东,济南,250022 刊 名：中国电力教育 英文刊名：CHINA ELECTRIC POWER EDUCATION 年，卷(期)：2009 “”(3) 分类号：G71 关键词：EDA技术 数字电路 教学创新★ 试题大全
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